第 4 章 处理器体系结构

4.1 Y86-64 指令集体系结构

4.1.1 程序员可见的状态

4.1.2 Y86-64 指令

4.1.3 指令编码

4.1.4 Y86-64 异常

4.1.5 Y86-64 程序

4.1.6 一些 Y86-64 指令的详情

4.2 逻辑设计和硬件控制语言 HCL

4.2.1 逻辑门

4.2.2 组合电路和 HCL 布尔表达式

4.2.3 字级的组合电路和 HCL 整数表达式

4.2.4 集合关系

4.2.5 存储器和时钟

4.3 Y86-64 的顺序实现

4.3.1 将处理组织成阶段

4.3.2 SEQ 硬件结构

4.3.3 SEQ 的时序

4.3.4 SEQ 阶段的实现

4.4 流水线的通用原理

4.4.1 计算流水线

4.4.2 流水线操作的详细说明

4.4.3 流水线的局限性

4.4.4 带反馈的流水线系统

4.5 Y86-64 的流水线实现

4.5.1 SEQ+：重新安排计算阶段

4.5.2 插入流水线寄存器

4.5.3 对信号进行重新排列和标号

4.5.4 预测下一个 PC

4.5.5 流水线冒险

4.5.6 异常处理

4.5.7 PIPE 各阶段的实现

4.5.8 流水线控制逻辑

4.5.9 性能分析

4.5.10 未完成的工作

4.6 小结